AI芯片NPU IP设计开发工程师

工作职责： 1. 负责端/边侧AI推理芯片NPU IP架构设计与方案制定，针对低功耗、小面积、高算力效率核心需求，完成张量计算单元、存储架构、数据流控制、总线互联等关键模块设计与架构迭代。 2. 基于Chisel结合Verilog/SystemVerilog完成NPU IP前端设计与RTL开发，实现CNN、Transformer等端侧AI算子硬件加速，通过Chisel生成高性能可综合RTL代码，优化算子执行与数据通路效率。 3. 主导NPU IP的PPA（性能、功耗、面积）权衡优化，落地端侧低功耗设计技术，满足边缘设备严苛的功耗与面积约束，提升IP算力功耗比。 4. 协同验证团队制定IP验证方案，配合C-RTL协同验证，定位并修复RTL设计缺陷，保障IP功能与性能符合规格要求。 5. 完成NPU IP综合、STA时序分析、形式验证等工作，解决后端时序、功耗、物理实现相关问题，输出可复用、可集成的NPU硬核IP交付物，支持SoC集成与FPGA原型验证。 6. 对接系统集成、固件团队，适配端侧AI推理部署场景，协助芯片bringup、算子移植调试与量产问题解决，支撑终端边缘产品落地。 任职要求： 1. 硕士及以上学历，微电子、集成电路、电子工程、计算机等相关专业，5年及以上端/边侧NPU/AI加速器IP设计开发实战经验。 2. 精通数字IC前端设计流程，熟练使用Chisel进行IP模块设计与RTL生成，精通Verilog/SystemVerilog，具备独立完成NPU IP从架构设计到RTL实现的全流程能力。 3. 深入理解端侧NPU核心架构，精通轻量化计算阵列、DMA、Cache、AMBA总线设计，熟悉端侧AI算子硬件加速与模型硬件映射逻辑。 4. 精通低功耗数字电路设计方法，熟练掌握PPA优化技巧，能独立完成IP时序优化与功耗优化；熟练使用DC、PrimeTime、VCS/Verdi等EDA工具。 5. 有完整端侧AI推理芯片流片项目经验，深度参与NPU IP设计、集成与量产调试者优先。 简历投递链接：