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FPGA设计工程师

Technology
苏州元涌科技有限公司
上海-浦东新区, 中国¥30,000 - ¥50,000 /月2周前截至 2026/12/16

职位描述

岗位职责: 1. 负责原型验证的验证方案的制定、版本划分与版本实现。 2. 负责ASIC RTL代码到FPGA代码的移植,能够将用于ASIC的RTL代码转变成FPGA开发工具可用的代码。 3. 建立可复用的FPGA实现环境与流程,编写sdc,产生可用的bitfile,负责bitfile的版本迭代与版本管理。 4. 协助软件团队与前端设计团队进行原型验证,信号抓取、调试、分析与定位问题。 5. 负责FPGA设计报告的撰写。 6. 负责FPGA板卡的维护,确保板卡可用。 7. 空闲时参与前端仿真验证的工作。 任职要求: 1. 统招本科及以上学历,2年及以上的fpga开发经验,计算机、自动化、微电子、电子信息、集成电路等相关专业。 2. 精通Verilog/SystemVerilog语言。 3. 精通Xilinx、Intel主流FPGA芯片架构及其开发工具(Vivado、Quartus、synplify等)与开发流程 4. 精通FPGA埋点与信号抓取。 5. 精通逻辑分析仪、示波器等常用测试仪器的使用。 6. 熟悉sdc的编写。 7. 熟悉使用主流仿真工具(VCS/NC verilog/Verdi等)。 8. 熟悉常用外设的协议与用法,如:I2C、UART、QSPI/SPI、GPIO、SDIO/eMMC等。 9. 具备RTL代码阅读能力,能够看懂RTL代码。 10. 熟练使用脚本语言(Python/Makefile/Perl/Tcl/Linux Shell)提升工作效率与自动化水平。 11. 逻辑思维严谨,具备较强的调试能力与问题定位能力。 12. 具有极强的自我驱动能力和良好团队合作能力。 13. 熟悉使用C/C++等编程语言,能够熟练编写软件程序者优先。 14. 熟悉多FPGA设计方法学,能够将设计分割到多颗FPGA者优先。

Keywords
2年以上LinuxC++PythonTclVerilogPerlMakefileShell script

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