数字IC综合实现工程师

职位概述 负责数字芯片从RTL到门级网表（Netlist）的逻辑综合实现，制定综合策略并优化芯片的PPA（性能、功耗、面积），协同前后端团队完成时序收敛与流片交付。 岗位职责 1. 逻辑综合与优化 · 使用Synopsys DC/FC或Cadence Genus等工具，完成模块级及芯片级逻辑综合 · 制定并实施综合策略，优化时序、面积和功耗，确保PPA达标 · 负责RTL代码的可综合性检查，识别并解决综合过程中的技术问题 2. 静态时序分析（STA）与约束管理 · 使用PrimeTime等工具进行全芯片签核级时序验证，分析建立时间、保持时间等关键时序路径 · 负责全芯片SDC时序约束的编写、收集、整理与质量把控 · 处理时钟域交叉（CDC）等复杂时序问题 3. 形式验证与逻辑等效性检查 · 使用Formality或Conformal等工具，完成RTL与门级网表之间的逻辑等效性验证（LEC） · 确保综合前后功能一致性 4. 低功耗设计与UPF流程 · 编写低功耗设计文件（UPF/CPF），完成低功耗设计规则检查（CLP） · 验证芯片低功耗方案，实现Power Gating、多电压域等低功耗技术 5. 前后端协作与流程优化 · 与前端设计/DFT工程师紧密合作，理解设计意图并提出可综合性建议 · 与后端物理设计工程师协作，解决时序收敛等关键问题 · 开发并维护Tcl/Perl/Python脚本，提升综合与验证流程的自动化效率 任职要求 1、微电子、集成电路、电子工程、计算机科学等相关专业，本科及以上学历 2、3年—5年以上数字IC逻辑综合或后端设计相关工作经验 3、熟悉Verilog/SystemVerilog等硬件描述语言，能解读RTL代码并判断其可综合特性 4、扎实的数字电路基础，深入理解时序分析理论（建立/保持时间、时钟抖动、偏斜等）和低功耗设计方法学 5、熟练掌握Synopsys DC/FC、PrimeTime或Cadence Genus等EDA工具 6、熟悉Linux操作环境，熟练掌握Tcl/Perl/Python/Shell等脚本语言 7、了解UPF低功耗设计流程及先进工艺（28nm及以下）设计规则者优先 优先条件 · 有成功流片项目经验 · 熟悉DFT设计（如Scan Chain、MBIST） · 熟悉AMBA总线协议或DDR、PCIe、USB等高速接口协议 · 有CPU、GPU、AI芯片等复杂SoC设计经验 综合素质 · 具备出色的分析问题和解决问题的能力 · 良好的团队沟通与协作精神，能够与前后端多团队高效配合 · 工作严谨细致，责任心强，具备一定的抗压能力