IC设计工程师

方向：NPU / CPU / PCIe / LPDDR / UCIe / NoC / SoC Integration 职位概述 负责SoC 设计与优化，参与从子系统架构、微架构设计、RTL 实现到验证、流片及硅后调试的完整芯片研发流程。 工作职责 1. 负责 SoC 相关模块或子系统的微架构设计、规格定义、设计文档及 RTL 实现； 2. 负责或参与 NPU、CPU、PCIe、LPDDR、UCIe、NoC 等模块/子系统的设计与集成； 3. 负责 SoC 内部互联、Address Map、Clock/Reset、Interrupt、DMA 等基础架构的设计与集成； 4. 完成 RTL 代码质量检查、Lint、CDC/RDC、逻辑综合、时序分析及功耗评估等工作； 5. 配合验证团队完成模块级及系统级仿真、覆盖率分析、FPGA/Emulation 原型验证及问题定位； 6. 支持芯片流片后的 Bring-up、硅后测试、问题定位及功能/性能验证。 任职要求 1. 电子工程、微电子、集成电路、计算机等相关专业，本科及以上学历； 2. 3年以上数字 IC / SoC 设计工作经验，具备完整的芯片研发项目经验； 3. 熟练掌握 Verilog / SystemVerilog，具备良好的 RTL 设计、仿真及 Debug 能力； 4. 熟悉数字 IC / SoC 前端设计流程，掌握 Lint、CDC、综合、STA 等基本设计方法； 5. 熟悉 AMBA 体系及 AXI/APB 等片上总线协议； 6. 在以下至少一个方向具备较深入的设计经验： - NPU / AI Accelerator - CPU / RISC-V / ARM - PCIe / CXL - LPDDR / DDR - UCIe / Chiplet / Die-to-Die - N oC / SoC Integration 7. 具备独立承担模块或子系统设计、集成及问题定位的能力； 8. 具备良好的团队协作和跨部门沟通能力，能够阅读英文技术规范及相关技术文档。 加分项 - 有 NPU / GPU / AI 计算芯片相关设计经验； - 有复杂 SoC、大型芯片顶层或子系统集成经验； - 有 PCIe Gen4/Gen5/Gen6、LPDDR5/LPDDR6、UCIe 等高速接口实际项目经验； - 熟悉 Cache、MMU/IOMMU、DMA、虚拟化等技术； - 有 NoC、带宽/QoS、系统性能分析与优化经验； - 有芯片成功流片、Bring-up 或硅后 Debug经验；