资深 IC 设计工程师（cache 方向）

我们正在寻找一位资深的 Cache 设计专家，负责下一代云端大模型推理芯片的多级缓存体系架构设计与优化，聚焦低延迟推理、高带宽访存等核心场景，打造业界推理性能与能效比。你将深度参与从架构定义到硅片验证的全流程，攻克大模型推理中缓存一致性、带宽瓶颈、延迟优化等关键技术挑战。 Base：北京/成都 岗位职责： 1. 负责云端推理芯片多级缓存层次结构（L1/L2/L3）的微架构设计与规格定义，保障架构合理性与可落地性。 2. 主导 Cache 高性能设计，涵盖地址映射、缓存读写控制、替换算法、预取机制及一致性等核心模块，针对 Transformer 类大模型推理场景，优化 Cache 性能及全场景带宽利用率。 3. 负责 Cache 相关特性的 RTL 代码设计、PPA（性能/功耗/面积）优化，通过代码规范检查、综合、时序分析等流程，确保 RTL 交付质量达标。 4. 设计缓存相关寄存器接口与编程模型，撰写详细的设计文档及编程指南，支撑后续开发与验证工作。 5. 与 IP 验证工程师紧密协作，支持模块及子系统级别的功能、性能验证工作，配合完成验证用例调试。 6. 支持 IP 到 SOC 的集成工作，协助开展 SOC 级别功能验证、性能验证及相关调试工作。 7. 支持芯片硅后 Bring-Up 流程，参与功能及性能问题的调试与定位，推动问题闭环。 8. 与软件团队协同，优化软硬件缓存协同工作机制，提升端到端推理性能。 任职要求： 1. 硕士及以上学历，电子工程、微电子、计算机科学等相关专业，5年及以上高性能 Cache 设计相关工作经验。 2. 熟悉 CPU / GPU / AI 芯片 Cache 架构，精通缓存一致性协议（MESI/MOESI）与片上互连协议（AXI/CHI/NoC），具备多核系统设计经验者优先。 3. 精通 Verilog、SystemVerilog 硬件描述语言，具备模块级、子系统级 RTL 代码开发能力。 4. 熟练使用主流 EDA 工具，具备丰富的 PPA 优化与时序收敛经验，能高效完成设计优化。 5. 具备优秀的问题分析与解决能力，可快速定位并解决验证过程中的复杂技术问题。 6. 具备良好的沟通协调能力，能与跨部门人员高效协作，推动项目推进。 7. 责任心强、敬业严谨，具备清晰的逻辑思维与表达能力，善于总结工作、高效汇报。