高速IO设计工程师

职责描述： 1、针对应用与存储产品中的高速IO接口电路进行架构设计，电路设计以及验证优化； 2、开发LPDDR5/6/DDR4/5等高速接口电路架构，重点包括高速信号接发器和均衡器;时钟分发；ESD网络；阻抗校准等； 3、模拟系统的建模和仿真，不局限于使用matlab/verilog- A等建模工具； 4、指导layout工程师进行版图设计,并提出针对电路需求的版图设计要求； 5、熟悉DRAM产品系统行为，为测试和系统部门测试和 debug提供技术支持； 6、预先研究用于下一代DRAM的先进高速IO技术。 任职要求: 1、熟悉DDR4/5/, LPDDR5/6/x 接口Jedec spec. ; 2、至少2年以上的高速接口电路设计经验，掌握DFE/ CTLE/FFE等均衡技术和高速时钟分布技术； 3、具有系统级建模能力，工具不局限于matlab和verilog etc； 4、熟悉EDA设计工具，如spectre/hspice,finesim, virtuoso,star RC等； 5、熟悉高速电路设计方法； 6、良好的团队合作精神和沟通能力，以及较强的学习能力和勇于挑战新技术。