数字电路设计工程师

岗位职责 1. 负责DDR相关数字模块设计，包含DDR控制器、PHY数字侧、内存训练、DDR时序逻辑、DDR低功耗逻辑的RTL编码、模块集成；支持DDR4/DDR5/LPDDR4X/LPDDR5等方案。 2. 参与DDR规格方案制定，理解内存JEDEC规范，完成DDR接口的时序分析、约束编写，配合STA完成时序收敛，解决setup/hold、跨时钟域等时序问题。 3. 负责DDR相关仿真验证：搭建模块/芯片级仿真环境，编写testcase，定位仿真、FPGA原型验证、板上实测中DDR读写、稳定性、兼容性问题。 4. 与模拟/PHY、后端、验证、固件团队协同，完成DDR子系统联调；负责DDR训练算法、校准逻辑（DQS、读延迟、Vref等）设计与调优。 5. 输出设计文档：模块spec、架构文档、RTL设计说明、约束文档、调试报告；完成代码review，维护版本，支撑流片前后的debug工作。 6. 跟进芯片回片测试，定位DDR相关硬件/逻辑问题，输出修复方案，迭代优化DDR带宽、稳定性、功耗指标。 任职要求 1. 本科及以上，微电子、集成电路、电子工程等相关专业，2年及以上数字IC设计经验，有DDR控制器或DDR PHY数字侧完整项目经验。 2. 熟练Verilog/SystemVerilog RTL编码，熟悉数字IC完整设计流程（架构→RTL→综合→STA→仿真）。 3. 熟悉JEDEC DDR4/DDR5/LPDDR规范，理解DDR工作原理、DQS采样、读写时序、ZQ校准、DDR训练机制。 4. 熟练使用时序分析工具，能看懂时序报告，独立处理DDR接口跨时钟域、IO时序约束问题。 5. 具备仿真调试能力，能独立定位DDR读写错误、丢数、稳定性问题；看懂波形（VCS/Verdi等）。