硬件架构师

技术路线与产品规划 1. 制定从算法加速、FPGA 原型、加速卡到未来 ASIC 的阶段性路线图、预算和里程碑。 2. 评估 ML-KEM、ML-DSA 的计算瓶颈与软硬件划分，确定硬件加速范围和 IP 复用策略。 3. 提出吞吐量、延迟、资源、功耗、安全性和接口等可验证目标。 硬件架构与 RTL 4. 主导 NTT/INTT、多项式乘法、模运算、Keccak/SHAKE 等模块的硬件架构设计与资源权衡。 5. 设计数据通路、流水线、控制器、BRAM/DSP 使用及访存结构。 6. 审核并亲自参与关键 Verilog/SystemVerilog 模块实现，指导综合、时序收敛、仿真与调试。 FPGA 原型与软件集成 1. 选型 FPGA 开发板与工具链，完成资源、许可证和实施风险评估。 2. 与密码算法工程师建立 Golden Model、测试向量和 RTL 差分验证机制。 3. 指导 FPGA 上板、AXI/PCIe/DMA、Linux 驱动与 SDK 联调，交付端到端 ML-KEM 演示。 芯片安全与验证 4. 制定关键密码模块的标准一致性测试、异常测试和回归要求。 5. 识别秘密相关时序、功耗侧信道、故障注入、密钥残留和随机数风险，并推动整改与独立复核。 6. 管理代码评审、版本控制、问题追踪和质量文档。 ASIC 迁移与外部合作 7. 评估 ASIC 可综合性、时钟复位、DFT、STA、PPA、标准单元和存储器 IP 需求。 8. 对接 EDA、设计服务、代工和封测合作方，审核技术报价、交付文件和 sign-off 计划。 9. 在产品及融资条件成熟时提出工艺节点、封装和流片建议；当前阶段不要求立即流片。 团队建设与管理 1. 负责小团队任务拆分、技术面试、代码审核、双周里程碑和跨团队协调。 2. 与 CEO 汇报性能、成本、进度、客户技术反馈和风险。 任职要求 必备条件 1. 具备复杂 FPGA/数字 IC 项目的架构设计、RTL 实现、验证或交付经历，能够说明本人实际贡献。 2. 熟悉 Verilog/SystemVerilog、流水线、FSM、RAM/BRAM、AXI、综合与时序分析。 3. 掌握计算加速器的数据通路和存储带宽优化，能定量分析资源、吞吐量、时延与功耗。 4. 理解公钥密码、哈希、密钥封装及多项式/模运算的基本原理，能与算法工程师共同定义硬件接口。 5. 熟悉 FPGA 板级调试与软硬件协同验证，能指导复杂问题定位。 6. 有技术负责人或架构评审经历，愿意亲自参与工程开发，适应有限预算的初创环境。 加分项 1. 实际研发过 ML-KEM/Kyber、ML-DSA/Dilithium、AES、RSA、ECC 或 SHA 类密码硬件。 2. 熟悉 NTT/INTT、Montgomery/Barrett reduction、Keccak 和模乘器。 3. 有 PCIe 加速卡、HSM、安全芯片、密码机或 FPGA→ASIC 迁移经历。 4. 有成功 ASIC 流片、回片、DFT、PPA sign-off 或国产 FPGA 生态经验。 5. 熟悉侧信道防护、安全随机数和故障检测的实际工程实现。