数字后端工程师

岗位职责： 1.负责先进工艺节点大规模SoC/AI芯片从 RTL-to-GDSII 的全流程物理实现，涵盖 布局规划（Floorplan）、电源规划（Power Plan）、布局（Placement）、时钟树综合（CTS）、布线（Route）及 Signoff 等各阶段； 2.负责全芯片时序收敛（Timing Closure），包括Setup/hold/recovery/removal 等全corner signoff，完成时序优化与signoff； 3.负责低功耗物理实现，基于UPF流程 完成多电压域、电源门控（Power Gating）、Retention 等低功耗设计策略的落地与验证； 4.负责物理验证（PV）收敛，完成DRC/LVS/ERC/PERC/DFM/ESD 等检查，确保设计满足 Foundry signoff标准； 5.负责 IREM分析与优化，协同前端与封装团队完成 SI/PI 全链路signoff。 6.参与芯片架构阶段的后端可行性评估，从物理实现角度对芯片面积、功耗、时序、封装等方面进行评估； 7.参与顶层后端实现方案，包括floorplan策略、电源网络架构、时钟架构、低功耗方案等； 8.参与后端设计流程的开发与维护，基于Tcl/Perl/Python/Shell 编写自动化脚本，提升设计效率与交付质量； 9.建立并完善后端设计检查清单（Checklist）、signoff标准与交付规范。 任职资格： 1.10年以上数字后端物理设计经验，具备多颗大规模SoC/AI芯片的完整流片交付经历。 2.具有TSMC/Samsung/SMIC等主流Foundry成功流片经验，熟悉12nm/7nm/5nm/4nm及以下先进工艺的设计规则与物理实现挑战。 3.精通Fusion Compiler, Innovus、PrimeTime、Calibre、Redhawk/Voltus等主流EDA工具链。 4.精通 STA 静态时序分析，能独立完成复杂芯片全芯片时序签核，熟悉 AOCV / POCV、SI 分析。 5.精通 UPF低功耗物理实现流程，掌握多电压域、电源门控、Retention 等设计方法。 6.精通 DRC/LVS/ERC/PERC/DFM/ESD 检查，具备物理验证收敛经验。 7.深入理解信号完整性与电源完整性分析，具备 IR Drop / EM 问题定位与优化能力 8.熟练使用Tcl/Perl/Python/Shell进行流程开发与自动化 。 9.具备顶层芯片后端方案评审能力，能独立研判并解决复杂时序、功耗、SI 等疑难问题； 10.优秀的跨部门协同与沟通能力，良好的风险预判与项目管理能力； 11.英语读写流利，能阅读工艺文档与 EDA 工具资料； 12.结果导向，抗压能力强，责任心强；