SoC设计与时序工程师

该职位来源于猎聘 岗位职责 1. 负责SoC Block及Full Chip中端实现流程建设与执行，包括RTL to Netlist实现流程及相关质量检查。 2. 负责SoC综合（Synthesis）、静态时序分析（STA）、Timing Closure及Timing ECO等实现工作，保障项目按计划完成Tape-out交付。 3. 参与Clock、SDC、UPF等架构规划与设计，完成Timing Constraint制定、维护及优化。 4. 与RTL、DFT、Physical Design、Design Verification等团队协同，分析并解决Block及Full Chip实现与时序问题。 5. 支持Synthesis、LEC、CLP、STA、Timing ECO、Power ECO等流程的平台开发及自动化建设，持续优化实现效率与质量。 6. 参与SoC集成及设计方法学建设，持续完善EDA流程及自动化体系。 任职要求 1. 本科及以上学历，微电子、电子工程、通信、计算机等相关专业，3年以上ASIC/SoC数字设计相关工作经验。 2. 熟悉Verilog/SystemVerilog，理解ASIC数字设计流程及RTL to GDS实现流程。 3. 熟悉Synthesis、STA、Timing Closure、Physical Design、Design Verification等一个或多个领域，具备Timing分析经验者优先。 4. 熟悉PrimeTime、Tempus、Design Compiler、Genus、Fusion Compiler、Innovus等一种或多种EDA工具。 5. 熟悉Timing Constraint（SDC）、Clock Architecture及基本Timing分析原理，具有SoC集成经验者优先。 6. 熟练使用Tcl、Python或Perl等脚本语言，具备流程自动化开发能力。 7. 具有SoC Design、RTL Design、Design Verification、Synthesis、Static Timing Analysis（STA）、Physical Design等相关经验者均欢迎申请。 8. 具有先进工艺（7nm及以下）项目经验、Tape-out经验者优先，具备良好的沟通协调能力及团队合作精神。