数字后端STA专家

职位描述： 一、全芯片时序分析 1、负责大规模AI芯片full chip的Hierarchical & flatten STA； 2、与前端协作制定时序约束（SDC），确保无over-constraining，无遗漏； 3、针对复杂场景（MMMC，MSMV，DVFS等）合理规划STA scenario，在STA 覆盖率与run time之间权衡优化； 4、针对高速IP(CPU/DDR/PCIE/SerDes等) 建立高精度时序模型进行精细化分析。 二、Sign off标准制定 制定合理（不过于保守）且可靠的STA signoff标准，与工艺厂保持对齐，处理先进工艺下各项物理效应（如IR drop/Aging/Self-Heating等）对timing的影响。 三、流程自动化 1、基于PrimeTime/Tempus开发和维护STA & ECO flow，实现数据的自动化管理与结果的可视化输出； 2、开发脚本对报告进行自动解析，实现时序违例批量修复、不同corner时序快速收敛。 四、团队赋能 1、基于STA结果，指导物理设计工程师进行时序驱动的布局、时钟树优化、跨模块的timing收敛； 2、参与设计评审（Design Review），沉淀时序分析方法论。 职位要求： 1、硕士及以上学历，微电子、电子工程、集成电路相关专业，8年以上数字后端STA经验，至少负责过2款在先进工艺下成功流片的大型SOC芯片的full chip STA工作； 2、熟练掌握低功耗设计与先进工艺下的时序分析方法； 3、熟练使用 PrimeTime或者Tempus，精通 StarRC/QRC 等提取工具； 4、扎实的 TCL 和 Perl/Python/Shell 编程能力，能独立开发时序自动化分析与ECO流程； 5、深刻理解SDC命令，能独立编写和调试设计约束文件； 6、熟悉逻辑综合与物理实现流程； 7、出色的分析问题与解决问题能力，良好的沟通能力与团队合作精神以及一定的承压能力。 【加分项】 1、熟悉 Redhawk-SC 等IR-drop分析工具，能进行时序与电源完整性协同分析 2、有高频CPU/GPU/NPU或高速接口（DDR/PCle/SerDes）时序分析经验 3、有复杂SOC（例如手机芯片）STA经验 4、有3D-IC/Chiplet先进封装设计经验 5、能使用AI Agent 进行辅助timing/power ECO