Verification engineer

ארגון ביטחוני באזור המרכז מגייס Verification engineer התפקיד כולל: פיתוח סביבות Verification במתודולוגיית UVM עבור מערכות FPGA, הגדרה, ארכיטקטורה ופיתוח של סביבות אימות מרמת Block Level ועד Full-Chip, עבודה על מגוון פרויקטים בתחומי עיבוד אות ו-Controllers, וכן עבודה בצמוד לצוותי FPGA, מהנדסי מערכת ואלגוריתמאים.דרישות:

• 5 שנות ניסיון בתחום הוריפיקציה משלב הגדרת TEST Plan ועד Coverage- ניסיון מעשי ב-UVM וב-SystemVerilog- ניסיון ב-Verification עבור FPGA / ASIC- ניסיון ב-RTL Debugging - B.Sc בהנדסת חשמל / אלקטרוניקה / מדעי המחשב המשרה מיועדת לנשים ולגברים כאחד.