回路設計-半導体・IC（デジタル）回路設計

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仕事内容

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【新横浜／東証プライム日清紡G】デジタル/ミックスドシグナルLSI開発※PM候補／新規開発案件メイン

～理化学研究所で使用される創薬専用スパコンのプロセッサ開発実績を持つエンジニア集団／転勤無し／ミックスドシグナル LSI 等の開発に強みを持ち、半導体から基板、組込みソフトウェアの設計・評価まで、一貫した開発体制／ワークライフバランス◎～ ■業務内容 ・デジタル設計エンジニアとして仕様設計、アーキテクチャ検討・設計（ASIC設計／FPGA設計等）をお任せします。 【使用言語】Verilogなど ■開発詳細 当社ではこれまで超音波向けセンシングデバイスを中心とした製品開発をしており、今後の事業拡大および 新規分野への参入を視野に製品開発を牽引するエンジニアを募集しています。 ■社風 ・分野にこだわらない事業展開が強みで、自由な発想を大切にする社風があります。 ・失敗を恐れず挑戦を歓迎する風土がございます。各社員が自己実現のもと主体性を持って業務を行っております。役員が現場に出向く事も多々あり、現場社員が役員に企画の上申するという光景も日常的に見られる、風通しの良い環境です。自身の意欲次第で裁量を広げて業務することができる環境です。 ■当社について 創業より一貫してアナログとデジタルの融合設計、とりわけハードウェアとソフトウェアの協調設計・開発を企業の強みとしてきました。 その理由は、こうした得意な分野が異なる熟練技術者のノウハウを組み合わせることで、同じ分野の人間同士からは決して生み出されない画期的な発想力で、想像を超えた付加価値を生み出し、クライアントの課題解決を行うことが可能だからです。 この強みを背景に、企業の情報処理に欠かせない「感じて(センシング)」「処理して(プロセッシング)」「繋ぐ(コネクティング)」の各領域の処理性能を高度化、これらを「システム」として顧客とともに一体開発・納品することで、社会インフラ・産業機械・医療分野での課題解決を目指しております。

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対象となる方

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＜最終学歴＞大学院、大学、専修・各種学校、高等専門学校卒以上

＜応募資格/応募条件＞ ■必須条件： デジタルLSI/ミックスドシグナルLSI/FPGA開発経験 Verilog HDL/VHDL/System Verilog等を使用したデジタル回路設計経験3年以上 RTLシミュレータ等のデジタル系EDAツール使用スキル ■歓迎条件： LSIの仕様設計経験 論理合成やデジタルバックエンド設計経験または業務委託経験 デバイス評価の経験 量産テスト仕様やテストパターンの作成経験 デジタルフィルタ設計経験 ARMやRISC-VベースのSoC開発経験

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勤務地

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＜勤務地詳細＞ 本社 住所：神奈川県横浜市港北区新横浜2-7-17 KAKiYAビル4F 勤務地最寄駅：横浜市営地下鉄線／新横浜駅 受動喫煙対策：屋内全面禁煙

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勤務時間

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＜勤務時間＞ 9:00～18:00 （所定労働時間：8時間0分） 休憩時間：60分（11:50～12:50） 時間外労働有無：有

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雇用形態

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正社員

＜雇用形態補足＞ 期間の定め：無 ただし最長6ヶ月間は試用期間となります。 ＜試用期間＞ 6ヶ月 最長6カ月。なお試用期間中、賞与の支給はありませんが、その他の給与、待遇等に変更はありません。

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給与

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＜予定年収＞ 600万円～1,000万円 ＜賃金形態＞ 月給制 補足事項なし ＜賃金内訳＞ 月額（基本給）：300,000円～600,000円 ＜月給＞ 300,000円～600,000円 ＜昇給有無＞ 有 ＜残業手当＞ 有 ＜給与補足＞ ※予定年収はあくまでも目安の金額であり、選考を通じて上下する可能性があります。 ■昇給：年1回 ■賞与：年2回 ※但し、給与体系により年1回の会社業績によるインセンティブ賞与となる場合あり 賃金はあくまでも目安の金額であり、選考を通じて上下する可能性があります。 月給(月額)は固定手当を含めた表記です。

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待遇・福利厚生

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通勤手当、住宅手当、健康保険、厚生年金保険、雇用保険、労災保険、退職金制度 ＜各手当・制度補足＞ 通勤手当：月50,000円まで 住宅手当：25,000円（ご本人名義の場合に限る） 社会保険：補足事項なし 退職金制度：当社規定による ＜育休取得実績＞ 有 ＜教育制度・資格補助補足＞ 補足事項なし ＜その他補足＞ 健康保険、厚生年金保険、健康保険、労災完備 産休制度、育児休暇制度、退職金制度など

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休日・休暇

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完全週休2日制（休日は土日祝日） 年間有給休暇10日～20日（下限日数は、入社半年経過後の付与日数となります） 年間休日日数124日 完全週休2日制（土日祝日） 年末年始休暇、夏季休暇、慶弔休暇、特別休暇など ※同社カレンダーによる