数字设计验证工程师

工作职责

• 制定验证计划，利用UVM开发验证平台及用例， 覆盖率分析等任务
• 验证flow的开发，维护，升级
• 与RTL和模拟设计人员密切合作

任职资格

• 具备逻辑仿真技能，包括验证平台设计、激励生成、覆盖率收集、一致性检查和调试
• 熟悉UVM/VMM/eRM和硬件描述语言，如SystemVerilog
• 具备软件技能（C、C++、Python），用于开发和支持基础架构和流程
• 有形式验证经验者优先考虑
• 具备混合信号仿真和建模经验者优先考虑
• 了解深度神经网络和人工智能者优先考虑
• 具备流利的英语沟通能力者优