전자회로 대기업) 연구소 Interface / R&D / Digital Design
Design
리뉴피플 주식회사강남구, 대한민국2일 전
직무 설명
전자회로 대기업) 연구소 Interface / R&D / Digital Design
모집분야
Digital Design
📋 주요업무
- Digital 회로 설계 (ASIC / FPGA)
: High Speed Interface 및 SerDes Digital IP 회로 설계 및 검증 (예 : eDP, MIPI, Vx1, CEDS 등)
: Digital IP 설계 (DSC, FEC, HDCP 등)
- FPGA를 활용한 IP 설계 및 검증
: FPGA IP (GTY, SerDes, FPLL 등) 활용한 고속 Interface 회로 설계
- MCU Bus Architecture 및 Peripheral IP 설계
📋 자격요건
- 경력 4년 이상 ~ 11년 이하
- 대학교졸업(4년)이상
- 학력 및 전공 : (석사 기준) 경력 2년 이상 또는 (학사 기준) 경력 4년 이상 / 전자,전기,컴퓨터 등 전공
- 어학 능력 : TOEIC Speaking 혹은 OPIc IL 이상
📋 우대사항
- RTL 설계 경험 보유자 (Verilog, System Verilog 등)
- 인터페이스 표준 스펙 및 SerDes IP 설계 경험자 (예: eDP, MIPI, Vx1, BoW, UCIe, PCIe)
- Display 관련 ASIC IC 경험자 (예 : T-Con, Mobile Driver IC, Source Driver IC, 화질IP)
- Ethernet 설계 경험자 (MAC, Link Layer, PHY Interface 등)
- HDCP / DSC / FEC 설계 경험자
- MCU Firmware 경험자
- Git hub Copilot 활용 RTL 설계 경험자
- 영어 능통자
🏠 근무조건
- 고용형태 : 정규직
- 급여 : 면접 후 결정
- 근무지 : 서울 강남구 남부순환로 2621
- 근무일수/시간 :
🎁 복지 및 혜택
🚀 채용절차
- 접수기간 : 2026-11-09 18시 ~ 2026-11-19 24시
- 제출서류 : 사람인 온라인 이력서
- 접수방법 : 사람인 입사지원
- 전형절차 : 서류전형 → 1차면접 → 2차면접 → 최종합격
- 지원자 중 적합한 분에 한하여 개별 연락드립니다.
- 입사지원 서류에 허위사실이 발견될 경우, 채용확정 이후라도 채용이 취소될 수 있습니다.
Keywords
Verilog
이 직무에 관심이 있으신가요?