RTL DESIGN ENGINEER
BeBeeJob description ͏ *SoC Design&Verification Engineer** *담당업무** 디지털 논리회로 설계 및 기본 검증 SOC RTL integration IP의 설계사양 및 기본 아키텍쳐 개발 IP의 검증 각 디자인 단계별 업무에 대한 실행 또는 지원 : Lint, CDC, DFT, Synthesis, EQ, STA *자격요건** 유관업무 경력 2년 이상 IC 설계 Flow 및 설계방법론에 대한 이해 Verilog/SystemVerilog를 활용한 RTL 논리회로 설계 및 검증 지식 설계사양을 결